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@atkelar@meow.social

Post #2365858

2026-04-28 00:09 UTC

@cccpresser@chaos.social @kuchenblechmafia@swiss.social ah! Es ging um zwei eher lästige Probleme die ich immer mal wieder in KiCAD habe, wenn ich meinen Workflow folge; und weil die leider zu sichtbaren Hoppalas geführt haben, habe ich sie in meinem letzten Video angesprochen. Punkt 1 war die Idee, dass man statt "not in schematic" und "delete items not in schematic" ggf. doch den DRC mit einer "Symbol not in schematic" Rule ausstatten könnte und damit verlorene und übriggebliebene Komponenten minimieren könnte, ohne jeweils das andere Ergebnis zu haben. Punkt 2 war die Idee, statt jedem IC auch die (99.9%) notwendigen Power-Pins im Schaltplan zu geben und sichtbar zu haben, diese doch zu verstecken und über eine Tabellenansicht mit dem jeweiligen Netz zu verbinden. Also ein paar Mausklicks für ein paar dutzend ICs auf einmal und viel weniger Platz im Schaltplan für "obvious" Verbindungen. Vielleicht überseh' ich ja nur etwas aber gefunden hätte ich weder das eine, noch das andere...

Replies (1)

  • @cccpresser@chaos.social 2026-04-28 06:43

    @atkelar@meow.social @kuchenblechmafia@swiss.social Ad1: ich dachte das es einen schematic parity check gibt. Wenn der das nicht findet ist es ein bug, bitte Reporten. Ad2: dafür nutzen wir normalerweise pin-stacks. In KiCad10 sind die auch besser geworden. Dann hast du pro IC und power net nur eine Verbindung im schematic. An der Stelle gibt es sehr verschiedene Meinungen und Ansprüche. Wenn du z.B. viel logic-gates nutzt möchten manche User implizite power Verbindungen. Das geht mit hidden pins.

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